MUX-DAC1时钟逻辑电路操作的时序电路图

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MUX-DAC1时钟逻辑电路操作的时序电路图
使用这种方法时,触发器要在时钟的下降沿进行状态更新,以消除DAC时钟信号的毛刺,两个MUX-DAC的输入时序要相同。

  布线时要考虑延迟以确保满足两个触发器的建立和保持时间的要求,且在时钟为低时将SPB信号的脉冲应用于G1。否则,时钟信号可能会产生毛刺。同时建议使用无噪声电源为时钟同步电路供电,将抖动的引入减到最小。

所示逻辑电路操作的时序<a电路图 src="/article/UploadPic/2010-11/20101121144135753.gif" border=0 style="cursor:pointer;" onload="return imgzoom(this,600);" onclick="javascript:window.open(this.src);" style="cursor:pointer;"/>



  图:所示逻辑电路操作的时序图

  

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